Circuitos combinacionales

En un circuito digital la tensión solo interesa por su nivel: próxima a la alimentación = 1; próxima a 0 = 0.

• Por dentro son transistores en conmutación (cortados o saturados, tema 4). Una tensión intermedia puede leerse de cualquier manera.
• Inmunidad al ruido: un 1 sigue siendo un 1 mientras el ruido no lo saque del rango válido. Una señal analógica, en cambio, lleva la información en su valor exacto.
• Muchas señales industriales son digitales por naturaleza: finales de carrera, pulsadores, termostatos, boyas de nivel.
• Combinacional: las salidas dependen solo de las entradas actuales (sin memoria). Secuencial: también de su historia (tema 9).

Variables que valen 0 o 1 y tres operadores:

• NOT: A vale 1 si A = 0.
• AND («y»): A·B = 1 solo si A y B valen 1.
• OR («o»): A + B = 1 si A o B (o ambas) valen 1.

Las propiedades se comprueban dando valores a las variables: basta con recorrer la tabla.

Y la base de toda simplificación: XY + XY = X(Y + Y) = X.

Son los circuitos que implementan los operadores.

• NAND y NOR: una AND o una OR seguidas de un inversor (el círculo de la salida indica negación).
• XOR («O exclusiva»): 1 si las entradas son distintas; A ⊕ B = AB + AB. XNOR: 1 si son iguales.
• Con n entradas: la AND da 1 solo si todas valen 1; la OR da 0 solo si todas valen 0. Encadenando XOR: 1 con un número impar de unos.
• Se venden en integrados con varias puertas iguales (p. ej., cuatro NAND de dos entradas).

Un problema combinacional queda definido por su tabla de verdad: 2ⁿ filas en orden binario y el valor de la salida en cada una.

• Cada fila con salida 1 da un minitérmino: el producto de todas las variables, negando las que valen 0. Solo vale 1 en esa fila.
• La función es la suma de los minitérminos de las filas con 1: suma de productos canónica.
• Se numeran con el valor decimal de la fila: ABC es m₃, y se abrevia Q = Σm(0, 3, 4).

Una suma de productos se implementa en dos niveles: una AND por término (con inversores para las variables negadas) y una OR final.

• La canónica Q = Σm(0, 3, 4) necesita tres AND de tres entradas.
• Simplificada: Q = B C + ABC: una AND de dos y otra de tres.
• Cada variable y su complemento se dibujan como rieles verticales; las puertas toman de ellos sus entradas.
• Un punto indica conexión; un cruce sin punto, que no la hay.

Puerta de un laboratorio: A tarjeta, B huella, C horario laboral. En horario basta con una de las dos; fuera de él, las dos.

1. Entradas y salidas y qué significa el 1 en cada una (Q = 1: puerta abierta).
2. Tabla de verdad en orden binario, fila a fila leyendo el enunciado (X si una combinación no puede darse).
3. Suma de productos canónica: un minitérmino por cada 1.
4. Simplificar, normalmente con un mapa de Karnaugh.
5. Dibujar el circuito con lo que se pida: AND/OR, solo NAND, MUX o decodificador.
6. Comprobar un par de filas sobre el resultado.

Para analizar un circuito dado:

• Escribir la expresión a la salida de cada puerta, desde las entradas hacia la salida.
• Simplificar con De Morgan y las propiedades.
• O bien rellenar la tabla calculando, en cada fila, el valor de cada nudo intermedio.

Ejemplo (examen 2023, 2ª): Q = ABC + C = ABC (De Morgan: la NOR de dos negados es la AND).

Objetivo: la suma de productos mínima (menos términos y, cada uno, con menos variables).

• Dos minitérminos son adyacentes si solo se diferencian en una variable: se suman y esa variable desaparece.
• Cuatro minitérminos adyacentes dos a dos (una cara del cubo) eliminan dos variables.
• Con cuatro variables es fácil no ver una simplificación: el mapa de Karnaugh coloca los adyacentes en celdas vecinas.

• Una celda por fila de la tabla (2ⁿ celdas); las variables se reparten entre filas y columnas.
• Cada eje en código Gray: 00, 01, 11, 10. Entre vecinas solo cambia un bit. ¡No es el orden binario!
• Se copia en cada celda la salida de su fila (basta con los unos). Cuidado con las filas y columnas 11 y 10.
• Adyacentes: vecinas en horizontal o vertical (no en diagonal) y las de los bordes opuestos: el mapa está «enrollado».
• Por eso las cuatro esquinas de un mapa de 4 variables forman un grupo.

• Los unos se agrupan en rectángulos de 1, 2, 4, 8 o 16 celdas (potencias de 2).
• Un grupo de 2^k celdas elimina k variables: quedan las que no cambian dentro del grupo (negadas si valen 0).
• Esquinas: B = 0 y D = 0 en las cuatro → B D. Centro → BD.
• Cada grupo válido es un implicante; primo si no se puede ampliar; esencial si cubre un 1 que ningún otro primo cubre.
• Mínima = todos los esenciales + los mínimos necesarios para cubrir el resto.

1. Dibujar el mapa con las etiquetas en Gray y copiar los unos (y las X).
2. Buscar primero los unos que solo se agrupan de una forma (esenciales), empezando por los aislados.
3. Grupos rectangulares de 1, 2, 4, 8… lo más grandes posible, contando bordes y esquinas. Un 1 puede estar en varios grupos.
4. El menor número de grupos que cubra todos los unos; ningún grupo con todos sus unos ya cubiertos.
5. Un producto por grupo con las variables que no cambian, y sumarlos.

Entradas D, C, B, A (D de más peso). El LED (Q₀ = 1) se enciende con los números 1, 3, 5, 7, 11 y 13.

1. Tabla: Q₀ = Σm(1, 3, 5, 7, 11, 13).
2. Mapa con filas DC y columnas BA.
3. Grupo de 4, filas 00 y 01, columnas 01 y 11: DA.
4. m₁₃ solo puede ir con m₅: CBA.
5. m₁₁ solo puede ir con m₃, adyacentes por el borde: CBA.
6. Q₀ = DA + CBA + CBA, y con puertas NAND.

Combinaciones que nunca se dan o cuya salida da igual: se marcan con X.

• Al agrupar, cada X se toma como 1 si ayuda a formar un grupo mayor, y como 0 si no. No hace falta cubrirlas.
• Ejemplo: cifra BCD (A de más peso) ≥ 5. Las combinaciones 10 a 15 no existen en BCD.
• Con las X: F = A + BD + BC.
• Sin aprovecharlas: F = AB C + ABD + ABC, bastante más largo.

• Agrupando los ceros se obtiene Q como suma de productos.
• Aplicando De Morgan, cada producto se convierte en una suma con las variables negadas:

• Conviene cuando hay muchos menos ceros que unos, o al implementar con puertas NOR (cada suma, una NOR; el producto, otra NOR).

Con un solo tipo de puerta, NAND o NOR, se construye cualquier función. Con NAND:

• Inversor: NAND con las entradas unidas: A·A = A.
• AND: NAND seguida de un inversor hecho con NAND.
• OR: NAND de las entradas negadas (De Morgan): A·B = A + B.
• Con NOR, de forma dual: inversor, OR (NOR + inversor) y AND (NOR de las entradas negadas).

Negando dos veces y aplicando De Morgan:

1. Obtener la suma de productos simplificada.
2. Cada producto de dos o más variables → una NAND con esas entradas.
3. Sus salidas van a una NAND final: es la función.
4. Un término de una sola variable entra en la NAND final negado.
5. Variables negadas: NAND con las entradas unidas. Contar puertas si se pide el mínimo.

Con NOR, de forma dual: producto de sumas, una NOR por suma y otra NOR final.

Q = 1 si BA ≥ DC (B y D de más peso). a) Tabla. b) Suma de productos. c) Producto de sumas. d) NAND: ¿qué forma necesita menos? e) MUX 8:1.

1. a) En cada fila se comparan DC y BA: 10 unos y 6 ceros.
2. b) Cinco grupos, todos esenciales: D C + DA + DB + BA + CB.
3. c) Seis ceros, tres grupos: Q = (D + B)(D + C + A)(C + B + A).
4. d) Suma de productos: 2 inversores, 5 NAND de 2 y una de 5. Producto de sumas: 3 inversores, una NAND de 2 y tres de 3: menos puertas, porque hay menos ceros.
5. Con NOR el producto de sumas es directo: una NOR por suma y una NOR final.
6. e) Selección DCB, A libre: D₀ = D₁ = D₃ = D₅ = 1, D₂ = D₇ = A, D₄ = D₆ = 0.

• Binario: cada bit pesa una potencia de 2. Con n bits, del 0 al 2ⁿ − 1 (8 bits = 1 byte: 0 a 255). El bit de la izquierda es el MSB.
• A decimal: sumar los pesos de los unos: 11001₂ = 16 + 8 + 1 = 25.
• A binario: dividir entre 2; los restos, leídos del último al primero.
• Hexadecimal: cifras 0–9 y A–F; cada cifra son 4 bits: 0100 1010₂ = 4A₁₆.
• BCD: cada cifra decimal con 4 bits: 25 = 0010 0101_BCD. 1010 a 1111 no se usan. Es el código de los displays.

2ⁿ entradas de datos D_i, n de selección y una salida.

• La salida es la entrada de datos cuyo número está, en binario, en la selección: un conmutador controlado digitalmente.
• MUX 2:1: Q = SD₀ + SD₁.
• MUX 8:1: S₂S₁S₀ = 000 → D₀; 001 → D₁… hasta D₇.
• Algunos tienen habilitación: desactivada, la salida queda a 0 (o en alta impedancia).

Tres entradas A, B, C. Si A = 1, Q = B; si A = 0, Q = C.

1. Tabla: en las filas con A = 0 se copia C; con A = 1, B.
2. Canónica: A BC + ABC + ABC + ABC.
3. Mapa: la fila A = 0 da AC y la fila A = 1, AB.
4. Q = AB + AC: la ecuación del MUX 2:1 con S = A, D₁ = B, D₀ = C.
5. Circuito: un inversor, dos AND y una OR.

Un MUX 2ⁿ:1 hace cualquier función de n variables (cada D_i a 0 o a 1). Con un truco, basta la mitad:

1. Las n − 1 variables de más peso, a la selección; queda libre la de menos peso, x.
2. Agrupar la tabla por parejas de filas: en cada pareja solo cambia x.
3. Comparar la salida con x: 00 → 0; 11 → 1; 01 → x; 10 → x.
4. Dibujar el MUX con las D_i a 0, 1, x o x.

El problema inverso (qué función hace un MUX ya conectado) se resuelve leyendo la tabla por parejas del mismo modo.

MUX 8:1 con S₂S₁S₀ = ABC y datos 0, 0, 0, D, D, 1, 1, 1. a) Tabla en el orden ABCD. b) Karnaugh. c) Solo NAND.

1. a) Cada D_i son dos filas: si está a 0 o a 1, las dos valen eso; si es D, la salida copia D. Q = Σm(7, 9, 10, …, 15).
2. b) Fila AB = 11 entera: AB. Dos cuadrados con la fila 11: AD y AC.
3. m₇ solo con m₁₅: BCD. Q = AB + AC + AD + BCD.
4. c) Q = AB·AC·AD·BCD: tres NAND de 2, una de 3 y una final de 4. Sin inversores.

Es la función del jurado del ejercicio propuesto: circuitos distintos pueden realizar la misma tabla.

Decodificador n:2ⁿ: se activa solo la salida cuyo número está, en binario, en las entradas.

• Cada salida Y_i es el minitérmino m_i.
• 74138: 3:8, salidas activas a nivel bajo (la elegida vale 0, las demás 1) y entradas de habilitación.
• Función: una OR con las salidas de los unos. Si hay más unos que ceros, una NOR con las de los ceros.
• Con salidas activas a nivel bajo, la OR se sustituye por una NAND (De Morgan).

• Codificador: lo inverso al decodificador; 2ⁿ entradas y da en binario el número de la activa.
• De prioridad (74148, de 8 a 3): con varias activas, gana la de mayor número.
• Display de 7 segmentos: siete LED (a–g) con ánodo o cátodo común.
• Un decodificador BCD a 7 segmentos (7447, ánodo común) recibe los 4 bits de la cifra y enciende sus segmentos.
• Cada segmento lleva su resistencia limitadora, como cualquier LED.

Q = 1 con las cifras 0, 2, 3, 5, 6, 7, 8 y 9; entradas D C B A. a) Tabla. b) Karnaugh. c) Solo NAND. d) Con un decodificador.

1. Es el segmento a del display. a) Q = Σm(0, 2, 3, 5, 6, 7, 8, 9).
2. b) DB, DCA, DC B y m₀ con m₈ por el borde: C B A (o m₀ con m₂).
3. c) 4 inversores, una NAND de 2, tres de 3 y una final de 4.
4. d) Decodificador 4:16 activo a nivel bajo: NAND de 8 entradas con Y₀, Y₂, Y₃, Y₅ … Y₉.
5. Si la entrada es BCD, 10–15 son X: Q = D + B + CA + C A.

Se suma bit a bit, como en decimal, pasando el acarreo («me llevo una») al bit siguiente.

• Semisumador: suma dos bits: S = A ⊕ B, acarreo C = AB.
• Sumador completo: suma además el acarreo que llega del bit anterior.
• Encadenando n sumadores completos se suman números de n bits (el 7483 suma números de 4 bits).

Suma de dos bits A y B y el acarreo de entrada C_e: tabla de S y C_s, expresiones y circuito.

1. S = 1 si hay un número impar de unos; C_s = 1 si hay dos o más.
2. C_s: tres grupos de dos: BC_e + AC_e + AB.
3. S: tablero de ajedrez, ningún par adyacente: no se simplifica. Es la XOR: S = A ⊕ B ⊕ C_e.
4. Se ahorra una puerta reutilizando la XOR: C_s = AB + C_e(A ⊕ B).

TTL (bipolares) y CMOS (MOSFET complementarios, la que se usa hoy). Dentro de una familia, todo se conecta sin problemas.

• V_OH: tensión mínima de una salida a 1; V_OL: máxima de una salida a 0.
• V_IH: mínima que una entrada lee como 1; V_IL: máxima que lee como 0. Entre ellas, imprevisible.
• Compatibles si V_OH > V_IH y V_OL < V_IL.
• Márgenes de ruido: NM_H = V_OH − V_IH, NM_L = V_IL − V_OL.

• Una salida a 1 entrega corriente (hasta I_OH); a 0, la absorbe (hasta I_OL). Si se supera, la tensión se sale de su rango.
• Las entradas consumen I_IH a 1 e I_IL a 0.
• Fan-out: el menor de I_OH/I_IH e I_OL/I_IL.
• Una salida da unas decenas de mA como mucho: enciende un LED, pero un relé, un motor o una electroválvula necesitan un transistor (tema 4).

• Inversor CMOS: MOSFET de canal P a V_DD y de canal N a masa, con las puertas unidas.
• Entrada alta: conduce el N, salida ≈ 0. Entrada baja: conduce el P, salida ≈ V_DD.
• Siempre hay uno cortado: en reposo no circula corriente, y la puerta del MOSFET no consume.
• Drenador abierto: solo el de canal N. Hace falta una pull-up externa, que fija el nivel alto.
• Permite dar el 1 a otra tensión (adaptar niveles) o unir varias salidas a una misma línea. En TTL: colector abierto.

• Tienen histéresis, como el comparador del tema 7: el umbral es V_T+ al subir y V_T− < V_T+ al bajar.
• Una puerta normal con una señal lenta y con ruido conmuta varias veces al cruzar su umbral.
• Una Schmitt trigger conmuta una sola vez y da un flanco limpio.
• Se usan para limpiar señales de sensores, de cables largos o de pulsadores.

• Un interruptor abierto dejaría la entrada al aire: hace falta una resistencia.
• Pull-up (a la alimentación): al cerrar se lee 0 (lógica negada). Pull-down (a masa): al cerrar se lee 1.
• En CMOS la resistencia puede ser grande (10–100 kΩ): la entrada no consume.
• Los contactos rebotan al cerrarse: varias transiciones en pocos milisegundos. Se filtran con un RC y una Schmitt trigger, o por programa.
• Las entradas CMOS sin usar, a 0 o a V_DD; nunca al aire.

S se activa siempre que se pulse A, y también si se pulsan dos o tres de B, C, D. a) Tabla. b) Suma de productos. c) Mínimo de NAND. d) MUX 8:1. e) Decodificador 4:16.

1. a) Las 8 filas con A = 1 y, con A = 0, las filas 3, 5, 6 y 7.
2. b) Grupo de 8 A; tres de 4 aprovechando la mitad de abajo: CD, BD, BC. S = A + BC + BD + CD.
3. c) S = A·BC·BD·CD: tres NAND de 2, un inversor para A (entra negado) y una NAND de 4: 5 puertas.
4. d) Selección ABC, D libre: D₀ = 0, D₁ = D₂ = D, D₃ … D₇ = 1.
5. e) S = 0 solo en 0, 1, 2 y 4: una NOR de cuatro salidas, S = Y₀ + Y₁ + Y₂ + Y₄.

• Diseño con Karnaugh y NAND: 2022 (2ª), 2024 (1ª), 2025 (1ª), jurado, 2019 (2ª). → método
• Con multiplexor: 2014 (1ª), 2016 (2ª), 2018 (1ª y 2ª), 2019 (1ª), MUX de análisis. → método
• Con decodificador: 2015 (2ª), 2017 (1ª), 2022 (julio). → decodificador
• Enunciados con sensores: 2017 (2ª), 2026 (1ª y 2ª), electroválvula. → método
• Análisis: 2023 (2ª) y los tres circuitos. → análisis